怎樣利用Quartus時(shí)序仿真

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完成了功能仿真，接下來我們就來看看時(shí)序仿真是如何操作的，我們還是回到 Quartus II 軟件界面中，在 Quartus II 軟件界面中，首先，我們需要全編譯一下我們的工程，這時(shí)我們打開工程下的 Simulation/modelsim 文件夾，如圖

在該頁面中我們可以看到很多文件，有我們功能仿真生成的文件，還有我們時(shí)序仿真要用到的.vo 文件(網(wǎng)表文件)和.sdo 文件（時(shí)延文件），有了這些文件，我們才能進(jìn)行時(shí)序仿真。（如果打開并沒有找到.vo和.sdo文件，那么你需要重新創(chuàng)建工程，在選擇EDA工具時(shí)，選擇ModelsimAltera，Verilog，創(chuàng)建完成后重新編譯工程）。接下來我們就可以回到 Quartus II 軟件界面中，我們在菜單欄中找到【Tools】→【Run Simulation Tool】→【Gate Level Simulation】按鈕并點(diǎn)擊，出現(xiàn)如圖

這里我們可以看到有三種模式，我們使用默認(rèn)的即可，點(diǎn)擊【Run】，則會出現(xiàn)如圖

這時(shí)，大家在來看一看 LED1 和 CLK_50M 這兩個(gè)信號

我們很清楚的可以看到它們并不是同時(shí)發(fā)送變化，它們之間是有延遲的。至此，我們完成了時(shí)序仿真。

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